// DSCH 2.7f // 11/19/2013 1:12:51 PM // Z:\sumator1bit.sch module sumator1bit( A,B,carry,Si,sum); input A,B,carry; output Si,sum; or #(16) or(sum,w3,w5); xor #(15) sub_1(w3,B,A); and #(22) sub_2(w4,A,B); xor #(15) sub_3(w5,carry,w4); and #(15) sub_4(Si,w4,carry); endmodule // Simulation parameters in Verilog Format always #1000 A=~A; #2000 B=~B; #4000 carry=~carry; // Simulation parameters // A CLK 10 10 // B CLK 20 20 // carry CLK 40 40
Adamus666GT